VHDL和Verilog HDL的比较

VHDL和Verilog HDL是目前使用最广泛的语言。这两者的共同的特点包括：

1. 能形式化地抽象表示的行为和结构；
 
2. 支持逻辑设计中层次与范围地描述；
 
3. 可借用高级语言地精巧结构来简化电路行为和结构，具有电路仿真与验证机制以保证设计的正确性；
 
4. 支持电路描述由高层到低层的综合转换；
 
5. 硬件描述和实现工艺无关；
 
6. 便于文档管理；
 
7. 易于理解和设计重用 但是两者也各有特点。

Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。 Verilog 更像C，只要有 C 语言的编程基础，通过比较短的时间，可以掌握。VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础。 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。