SystemC和SystemVerilog的比较

Syst、SystemVerilog已经继VHDL和Verilog之后，成为HDL仿真工具支持的语言。但截至目前，Verilog依然是使用最广泛的语言，而SystemVerilog是Verilog的超集，因此SystemVerilog的发展本身就是Verilog的发展。

就Syst和SystemVerilog这两种语言而言， SystemC是C++在硬件支持方面的扩展，而SystemVerilog扩展了Verilog在面向对象和验证平台方面的适用扩展。而这两种语言均支持诸如信号、事件、接口和面向对象的概念，但每一种语言又均拥有自己明确的应用重点：

● SystemC特别适合建模体系结构，开发事务处理级（TL）模型和在验证中描述软件的行为。对于具有很强C++实力的团队和有基于C/C++ IP 集成要求（如处理器仿真器），以及为早期软件开发设计的虚拟原型来说，SystemC特别适合。

● SystemVerilog是进行RTL设计的最佳语言，不仅在于其描述真实硬件和断言的能力，还在于对工具支持方面的考虑。同时，SystemVerilog也提供了建模抽象模型和先进的验证平台语言特征，例如受限制随机激励生成、功能覆盖或断言。对于那些没有C/C++ IP 集成要求的项目来讲比较合适，毕竟可以使用一种语言完成全部设计。

当然，SystemC可以用于验证平台和描述RTL结构，而SystemVerilog也可以用于编写高层事务处理级模型。但是，每一种语言都用于自己的重点应用时，它们可以达到最佳的效率。这点对于复杂的项目特别适用，在这种项目中，不同的任务分属于不同的组，通常有不同的技能要求。注重实效的解决方案以及符合设计团队的多种技术要求的方法是同时使用SystemC和SystemVerilog来开发和验证当今设计流程需要的虚拟原型的事务处理级模型。图1-3比较了常见语言的描述能力。其中横线代表描述能力，而跨越某一条横线则代表该语言与有能力描述该横线所代表的能力，未跨越的横线表示该语言不具备相应描述能力或者描述起来非常困难。图1-4给出了不同语言的同一描述能力时的更加详细比较，通过优、好、可以、不可以来划分。

 
图1-3 常见语言的描述能力比较
 

 
图1-4 常见语言同一描述能力比较