集成触发器和锁存器

　　是构成时序 逻辑 的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发 器和T′触发器等多种类型；按其 电路 结构分为主从型触发器和维持阻塞型触发器等。

　　1．JK触发器

　　（1）JK触发器符号及功能  

　　JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态 是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功 能，符号如图l所示。

　　反映JK触发器的Qⁿ和Qⁿ、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发 器的输出状态，称为现态，Qⁿ⁺¹表示时钟脉冲来到之后的状态，称为次态。

                                           
　图l JK触发器符号                                                                                                  表1 JK触发器的状态表

　　JK触发器的特性方程为

　　JK触发器的种类很多，有双JK触发器 74LS107 ，双JK触发器 74LS114 ，741S112， 74HC73 ， 74HCT73 等，有 下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。

　　（2）双JK触发器 74LS76

　　74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降 沿触发的。

                               
　图2 74LS76引脚图                                                                                                   表2 74LS76的功能表

　　①当R_D＝0，S_D＝1时

　　不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异 步清零。

　　②当R_D＝1，S_D＝0时

　　不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。

　　③当R_D＝1，S_D＝1时

　　只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无 输人数据信号，触发器保持原状态不变。

　　2．D触发器

　　（1）D触发器符号及功能

　　D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝ I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为

　　D触发器的状态表见表3

                            　
图3 D触发器的逻辑符                                                         图3 D触发器的逻辑符    

　　图3所示的D触发器是上升沿触发的，也有下降沿触发的D触发器。D触发器的种类很多，有六上升沿D触发 器 74LS174 、八D触发器 74LS273 、六D触发器 74LS378 等，下面介绍八D触发器74LS273及其应用电路。

　　（2）八D触发器74LS273

　　74LS273是具有复位功能、上升沿触发的8位数据锁存器，18个引脚。其功能表见表4，由表可知，当RD＝ 0时，不论CP，D如何变化，触发器可实现异步清零，即触发器为“0”态。当RD＝1时，只有在CP脉冲上升 沿到来时，根据D端的取值决定触发器的状态，如无CP脉冲上升沿到来，无论有无输人数据信号，触发器 保持原状态不变。74LS273的引脚图和所组成的8路数显抢答器如图4所示。

　　该抢答器能实现优先抢答、音响提示、数字显示等功能。电路中S1～S8为自复式常开按钮，分别作为8 路抢答按钮，S0供主持人用于抢答信号的 开关 。VD9，R11和C1组成上电复位清除电路，VD1～VD8组成 电路，为 单向 VS提供触发。R1～R8是保证S1～S8中按钮未按下时，74LS273对应的数据输人端 为低。 CH233 为数显译码驱动电路，当其所有的输人端Y1～Y8为低电平时， 处于全熄灭状态， 为 共阴极数码管 。当其Y1～Y8端加高电平时，共阴极数码管将显示对应的数字。如Y2为高电平，而Y1 ，Y2，Y3，Y4，Y5，Y6，Y7,Y8为低电平时，数码管显示数字2。3为音乐 集成块 。

       表4  74LS273的功能表

　　该电路的工作原理是：当主持人发出抢答命令后，如第四小组抢先按下S4，74LS273的8脚（D4）为高电 平，同时VDI～VD8组成的或门电路输出高电平，触发单向 可控硅 vs导通，74LS273的H脚（时钟触发端CP） 的电位由低变高，上升沿触发74LS273，使74LS273数据输人端的数据送到数据输出端上，由于可控硅VS一 旦导通，74LS273的11脚一直维持高电平，74LS273的数字被锁存，即74LS273的9脚和CH233的4脚也一直维 持高电平，经CH233译码后，LED便显示4。另外，在可控硅导通时，经C2耦合，有一触发信号加到IC3的触 发端，使喇叭BL产生音响提示。当其他小组再按下其他键时，均不能使74LS273的输出数据发生变化，因 此，数码管显示不会改变，也不会显示音响提示。当打开开关S0，电路会因为 中断而白动复位，显示 熄灭，为下一次抢答做好了准各。

图4     74LS273的引脚和应用电路

　　欢迎转载，信息来源维库 电子 市场网（ www.dzsc.com ）