基于乘积项（Product-Term)结构CPLD

CPLD多是基于乘积项（Product-Term)的结构。采用这种结构的CPLD芯片有：Ara的MAX7000，MAX3000系列（EEPROM工艺），Xilinx的XC9500系列（Flash工艺）和Latte，Cypress的大部分产品（EEPROM工艺）
    我们先看一下这种CPLD的总体结构（以MAX7000为例，其他型号的结构与此都非常相似）：

 

图1 基于乘积项的CPLD内部结构

这种CPLD可分为三块结构：宏单元（Marocell)，可编程连线（PIA)和I/O控制块。 宏单元是CPLD的基本结构，由它来实现基本的逻辑功能。图1中兰色部分是多个宏单元的集合（因为宏单元较多，没有一一画出）。可编程连线负责信号传递，连接所有的宏单元。I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。图1 左上的INPUT/GCLK1，INPUT/GCLRn，INPUT/OE1，INPUT/OE2 是全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。

宏单元的具体结构见下图：

 图2 宏单元结构

左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。图右侧是一个可编程D，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。