数值计算中Bcd码校验电路的分析与设计_EDAPLD论文
关键词：bcd码、数值计算、并/串行、校验
引言
微处理器的工作过程是大量数据的输入--运算--输出的过程，其中相当数量的数据使用十进制形式表达。使用者希望微处理器的输入数据和输出结果能使用十进制形式表达，而在微处理器内采用二进制表示和处理数据更方便，所以在二者之间的数制转换是必要的。通常采用两种方式解决这一问题。
方法1：十--二进制转换电路将输入的十进制数据转换为相应的二进制数据，微处理器内部算术逻辑单元仍然执行二进制数据运算微操作，运算结果再进行二--十进制转换，将结果以十进制形式输出。
方法2：算术逻辑单元对二进制数据处理能力的前提下，增加少量硬件线路，使之对某种二进制编码形式表示的十进制数据具有直接处理能力，该算术逻辑单元能够接收特定二进制编码构成的十进制数据，可以产生相同编码组成的计算结果，在数据处理过程中该单元执行十进制数据运算微操作。
微处理器使用中涉及大量的数据输入输出操作，显然方法1不是理想的选择，因而从提高机器的运行效率，简化机器结构和保证系统时序结构的规整性考虑，方法2更有实用价值。 所以本文讲述了方法2为算法依据的bcd加减电路。
校验原理
在计算机得数值计算中，数值经常是以bcd码表示的十进制进行运算的。即一位bcd码用4位二进制位表示。但是bcd的加法需要两个加法器来完成，如果分析一下bcd数的加法过程，原因就很清楚。请看下面：
令a=1000,b=0111,这两个数都是正确的bcd码，如果两个操作数直接相加，结果不是一个bcd码：
1000
＋ 0111
1111
正确的bcd码加法运算应为1000＋0111＝（1）0101即8＋7＝15。其它bcd码操作数运算的结果也能产生不正确的bcd码结果。实际上当结果大于9或者有进位时，就要进行bcd的校验，以确保结果的正确性。
对于产生进位得情况，加法器直接提供了二进制的进位输出，即bcd修正信号y=c.而对于结果大于9，需要修正的数为1010－1111。
把它们作为四变量布尔表达式的最小项，就能化简逻辑。即y=e3e2+e3e1.其中e3 、e2、e1、e0是加法器的和的输出。综合以上结果可得bcd修正信号y=e3e2+e3e1+c.修正电路如图一所示
下面就已四位并行加法器和一位串行加法器两种电路形式来讨论bcd码的验证。
图二 4位并行加法器bcd加法电路
图二所示为4位并行的bcd加法器电路。其中上面加法器的输入来自低一级的bcd数字。下面加法器bcd的输出e3、e2、e1、e0和cout至高一级bcd数字,其a3和a1位接地,即当bcd校验信号为真时y=1,a3a2a1a0=0110,以实现加6的调整.当不需要bcd调整时y=0,此时a3a2a1a0=0000,从而使输出结果无变化.
虽然4位并行加法器运算速度较快，但是所用逻辑门较多。图三所示为一位串行bcd加法器。它是以牺牲速度以达到减少硬件逻辑门的目的，这种电路在对频率要求不高的系统中非常之适用。其中adder1、adder2均为一位全加器。adder1做主运算器,adder2做bcd校验运算器，不管是否做bcd校验，adder2的初始进位、借位始终为“1”。
图三中z型门为延时电路，延时一个时钟周期，这样在外部电路控制下，经过四个时钟周期，得到一位十进制bcd结果e3e2e1e0.由电路图所以当c+(e3e2+e3e1)逻辑值为‘1’时，控制多路选择器选择a通路（a通路为序列1001），当c+(e3e2+e3e1)为‘0’时，选择b通路（b通路序列为1111），即需要校验时，多路选择器输出序列1001；不需要校验时，输出序列1111，与z型门的输出对应相加，并且adder2的初始进位始终为‘1’，由此可完成bcd的校验工作。
图三 一位串行bcd加法器电路
下面是基于4位并行bcd加法器算法的一种快速bcd的加法器verilog硬件描述语言程序及其仿真结果。
module bcd_check (data_i,data_o,cy_i,cy_o,en,z_i,z_o);
input data_i;
input cy_i;
input z_i;
input en; //insructure
output cy_o;
output data_o;
output z_o;
wire [3:0] data_i;
wire cy_i;
wire en;
reg z_o;
reg cy_o;
reg [3:0] data_o;
/