基于PCI接口的高速数字信号处理板卡的设计_接口电路论文
关键词：pci dsp 数字信号处理
随着数字信号处理器（dsp）及其外围支持芯片性能的提高，软件无线电已经得到广泛应用，大大增强了实时信号处理系统的整体性能。但另一方面，随着adc和dac向射频方向前移，信号的采样频率也相应地提高，使得dsp系统数据交换的带宽成倍增长。传统数据交换接口的瓶颈效应日趋明显，因而相应地诞生了一批新的接口标准。pci接口从1993年提出至今，得到了众多计算机设备厂商的支持，已经在pc机、工业控制等相关领域得到了广泛的应用。
图1 数字信号处理板卡的原理框图
无源雷达是利用非合作的外辐射源发出的信号作为探测信号（如广播信号、电视信号、gsm手机基站信号等），从接收目标反射的回波信号中提取目标的方位、速度等参数的设备。与传统的雷达相比，它是被动接收的，因此隐蔽性强。在隐身飞机出现后，无源雷达技术得到了广泛的关注。由于隐身飞机引入特殊的微波吸收材料，并采用了特别的外形设计，因而传统的单基地毫米波雷达很难发现它。而无源雷达采用的探测信号是广播电视号，由于广播电视信号波长在米波范围内，从而使针对毫米波波长设计的微波吸收材料失去作用；另外，在收发站的配置上，由于无源雷达设计为双站或多站系统工作，因此也破坏了隐身飞机对收发同方向消隐发射电磁波信号的设计思路；因而无源雷达正成为对抗隐身飞机的有力武器。本文针对无源定位雷达信号处理机的应用，利用pci接口实现了将dsp处理结果快速实时地传输给pc机，由pc机完成数据融合与显示记录等功能。
1 基于pci接口的高速信号处理板卡的设计
图1是该板卡的原理框图。无源雷达接收机输出的中频（30mhz）窄带（带宽为30mhz）窄带（带宽为200khz）正交信号经过缓冲、滤波后送入a/d变换器ad9051进行高速模数转换。由于采用直接中频带通采样，不但降低了接收机的复杂度，而且减小了接收机的输出噪声电平，有利于提高接收机的灵敏度和动态范围。采用30mhz的采样频率，数据流首先进入fifo存储器idt72v255中缓存。当fifo充满时，epld（emp7128）给tms3206701 dsp一个外中断信号，启动dsp的dma传输，将fifo中的数据快速地传输到dsp片外的同步突发静态存储器（samsung k7a163601m）中。dma传输结束后，dsp对采样的数据作时-空二维相关处理，处理的结果首先写入双口ram（idt70v25）中。pci总线与双口ram的数据交换，采用了邮箱寄存器（mail box）的方式进行。具体实现如下：先在双口ram中的某一固定的地址定义一个存储单元作为双方通信的“邮箱”，该存储单元被答作邮箱寄存器。数据通信的发起方先检查邮箱寄存器是否为空，如果邮箱寄存器是空的，则将数据写入双口ram中；否则就等待邮箱寄存器为空。数据的接收方不断地查询邮箱寄存器，如果发现邮箱寄存器的值为非空，则将双口ram中的数据读入，同时将邮相寄存器置为空值。利用这种方法的优点是无需外加数据通信握手信号和逻辑，就可以直接完成双向数据流的交换，对通信重复间隔长、数据块大的传输十分适用。
图2 epld时序控制的仿真结果
2 pci接口设计
1991年下半年，intel公司首先提出了pci总线的概念，并联合ibm、compaq、ast、hp、dec等100多家公司，于1993年推出了pc局部总线标准——pci总线。pci是一套整体的系统解决方案，较其它只为加速图形或视频操作的局部总线优越。pci局部总线采用32位或64位数据总线，以33mhz或66mhz的时钟频率操作，可支持多组外围部件及附加卡。在33mhz情况下，其数据传送率高达132mb/s；在66mhz情况下，其数据传送率翻倍。另外，它支持线性突发的数据传输模式，可确保总线不断满载数据。外围设备一般会由内存某个地址顺序接收数据，这意味着可以由一个地址起读写大量数据，然后每次只需将地址自动加1，便可接收数据流下一个字节的数据。线性突发传输能够更有效地利用总线的带宽传送数据，以减少无谓的地址操作。在雷达信号处理中，对信号的实时性要求很高，这就要求信号传输的带宽要足够高，pci接口非常适合将高速信号处理模块和计算机桥接在一起。目前pci接口的设计一般采用两种方法：其一是采用通用接口芯片完成。常用的芯片有：amcc公司的s5933，plx公司的plx9054等。其二是采用epld或fpga实现。这种方法可以针对自身的需要定制一定的功能，因而设计灵活性大，但必须严格遵循pci总线的规范。采用通用接口芯片完成的好处是设计时可以不用关心pci总线操作，只要处理好本地总线接口即可。设计简单省时。本文采用plx9054的c模式完成pci接口功能。plx9054有着独立的本地总线（local bus），由它负责对双口ram进行访问控制。
图3 没有端接电阻时的仿真波形
3 epld控制时序的实现
epld选用altera公司的emp7128s，用它来完成adc采样控制、fifo的读写控制、采样结束中断的产生等功能。采用altera提供的maxplus ii集成开发环境软件，它支持vhdl、verilog hdl和ahdl语言，此外它还支持直接输入原理图的方式。本文采用ahdl语言编写。图2是仿真的时序图，其中clk是输入的外时钟信号，wr是fifo的写信号，encode是adc的采样时钟信号，tr是采样触发信号，int是输出的中断信号。count是数据采样长度计数器，虽然fifo可以提供全满、半满的标志位，但仅以此作为中断的产生条件，就限制了采样长度的灵活性。为在应用中自定义采样长度，实现对任意大小的数据（最大不超过fifo的存储深度）进行采样，设计中引入了采样长度计数器。只要恰当设置count的计数初值（大小为采样长度的补码），使计数器溢出时给出int中断信号，就可以实现此项功能。adc采用的是ad9051，它采用5级流水线（pipeline）结构输出数据，所刚启动采样时，由于流水线未被充满，前面输出的5个数据是无效的，自第6个数据起才开始将a/d变换的结果存入fifo中。
图4 采用正确串行电阻端接时的仿真波形
4 sbsram接口设计
sbsram即同步突发静态存储器，其最大的优点是读写速度高、不需要刷新。在步突发模式下，只要外部器件给出首次访问地址，则在同步时钟的上跳沿，就可以在内部产生访问数据单元的突发地址，协助那些不能快速提供存取地址的控制器加快数据访问的速度。由于tms320c6701的emif（扩展存储器接口）可以按sbsram的速度提供地址，所以应当将sbsram的突发模式禁止（/adv接高电平）。但这一点并不意味着降低读写性能。事实上由于dsp在每个数据访问周期都可以连续地输出新的地址和控制命令，仍然能实现突发模式下的峰值读写速度。由于对sbsram存取访问的同步时钟频率在80mhz，所以高速数字信号在线路板上传输的质量特别重要。
在进行pcb设计时，信号完整性（si，signal integrity）必须引起重视。它主要包括反射、振铃、地弹、串扰等。以前进行高速pcb设计时，对用户经验要求很高，现在借助于eda辅助软件，信号完整性问题可以在设计中预见，并且采用一定的措施去控制。根据所选pcb的基材（介电常数、板厚），利用agilent公司提供的免费软件appcad很容易计算传输线的阻抗，然后计算出最佳的端接匹配电阻。
在完成pcb设计后，利用hyperlynx的boardsim功能可以验证设计。boardsim采用流行的ibis模型（input/output buffer information specification），在仿真时应先将器件的ibis模型加载到指定的端口中，设置时钟的频率与系统的工作频率相等，连接好示波器的探头，启动仿真就可以看到仿真的结果。图3是没采用端接电阻的仿真波形，可以看到信号质量非常差，振铃和过冲现象严重。图4是采用33Ω串行电阻端接的仿真波形，振铃和过冲现象都有了很大的改善，信号质量较好。
5 dsp信号处理流程
dsp信号处理算法主要依据参考文献和，对信号进行时间和频率二维相关运算。时间维上的峰值可以计算出目标的距离，在频率维上的峰值可以计算出目标的速度。信号处理流程如图5所示。
将pci接口应用到dsp系统中，加速了数据传输的速度，可以充分运用pc机平台上丰富的软件和硬件资源，完成数据融合、目标显示、参数设置等任务。将运算量大的、实时性强的任务交给dsp芯片完成，充分利用了dsp芯片的特长，从而实现了pc机与dsp系统的优势互补。二者的有机结合可以构建以个实时性强、界面友好、操控方便的信号处理系统。