VHDL在高速图像采集系统中的应用设计_EDAPLD论文
关键词：图像采集 fpga vhdl pci
现代化生产和研究对图像采集系统的要求日益提高。传统的图像采集卡速度慢、处理功能简单，不能很好地满足特殊要求，因此，我们构建了高速图像采集系统。它主要包括图像采集模块、图像低级处理模块以及总线接口模块等。这些模块是在fpga中利用vhdl编程实现的。高速图像采集系统主要用于视觉检测。视觉检测中图像处理的特点是：底层图像处理数据量大，算法简单；高层图像处理算法复杂，数据量大，算法简单；高层图像处理算法复杂，数据量小。对于图像底层处理，我们在高速图像采集系统中用fpga实现，采用vhdl编写图像处理算法；对于图像高层处理，由计算机软件实现。由于vhdl设计灵活、编程方便，易于在fpga中实现并行运算和流水线结构；所以，高速图像采集系统的速度快、适应性好。
1 系统结构及工作原理
1.1 系统结构设计
高速图像采集系统结构模型如图1所示。它的输入为标准的模拟视频信号，用可编程视频输入处理器saa7111进行视频信号处理。saa7111内部集成了强大的图像色度、亮度处理功能以及多种输出模式；有32个工作寄存器，在系统复位时，必须通过fpga1的ic2总线模块对其进行初始化。saa7111输出的图像数据通过fpga芯片进行采集与处理，采用xilinx公司的xc2s150芯片。xc2s150是spartan ii系列产品。它基于virtex系列的结构，支持所有相关的特性，具有很高的性能价格比；采集与处理的图像数据在传送到计算机之前，存储在高速sram cy7c1049v33中，sram的容量为512k×8bit。与计算机通常采用pci总线，由s5933来实现。s5933是一种功能强大的pci控制器，符合pci2.1规范。
1.2 工作原理
系统复位完成fpga程序加载后，先由fpga1的i2c总线模块对saa7111初始化，初始化结束后等待采集图像的命令。初始化成功后，saa7111实时处理模拟视频信号，输出亮度和色度信号，同时输出点时钟信号，行、场同步信号，行、场参考信号，奇偶场标志信号等。本系统使用灰度图像，没有使用色度信号，所以数据线为8位。
系统采集图像的命令由计算机发出。采集命令通过pci总线传输到fpga1，启动fpga1的采集同步模块。采集同步模块发出采集标志信号，采集一帧图像，通过写数据模块产生写地址和写信号将数据存储到sram1中。采集结束时，采集标志信号撤消，采集同步模块复位，等待下一次采集命令。采集标志信号撤消时，fpga1开始读取sram1中的图像信息，这是通过读数据模块生产读地址和读信号来实现的。fpga1将1帧图像数据进行噪声去除后，存储到sram2中，并发信号给fpga2。fpga2通过fpga1读取sram2中数据，经过边缘检测处理后存储到sram3中。fpga2处理完1帧图像数据后，将sram3中的图像读出传送给s5933，然后通过pci总线传送到计算机中。
在图像采集过程中，我们使用的是512×512的图像，即一帧图像采集512行，奇数场和偶数场各采集256行，每一行采集512个像素。因此，需要通过行延时模块进行行选择，滤掉无效行，通过像素延时模块进行像素选择，以选择需要的像素。
2 图像采集与数据存储部分的vhdl设计
系统中fpga的设计是用vhdl编程实现的。vhdl是一种应用非常广泛的硬件描述语言，它的语言覆盖面广，描述能力强；可以描述最抽象的系统级，也可以描述最精确的逻辑级、门级。
本系统是采用结构化vhdl进行设计的，整个图像采集部分是一个vhdl语言文件，包括几个block语句。2片fpga芯片个有不同的程序，其中fpga1既包括图像采集部分，又包括图像处理与数据存储部分；fpga2为图像处理与数据存储部分以及pci接口控制部分。2片fpga时程序加载采用串行主/从模式。fpga1采用串行主模式，fpga2采用串行从模式，由fpga1从sprom中读取配置数据，完成自身配置，并完成对fpga2的配置。图像采集与数据传送部分的vhdl模块主要包括set_sample.vhd、wr.vhd、rd.vhd、delay.vhd、bus_assign.vhd等，各模块之间通过信号相互联系。下面分别介绍各模块实现的功能。(限于篇幅，仅给出采集同步模块的程序。)
（1）set_sample.vhd采集同步模块
它是图像采集部分的一个块语句，输入输出信号为：
pcicon0-in，启动采集图像信号；
vref-in，场参考信号；
rts0-in,奇偶场标志信号；
sig_frame-out，采集同步输出信号，高电平有效，用于图像采集和总线管理模块；
sig_field-out，采集同步场参考信号，采集1帧图像的场参考信号。
源程序如下：
set_sample:block
signal flagct:std_logic_vector(2 downto 0）；
begin
process(pcicon0,vref)
begin
if(pcicon0='o')then
flagct<="01";
elsif(vref 'event and vref='j')then
if(flagct="001"and rts0='1')then
flagct<="010";
elsif(flagct="010")then
flagct<="011";
elsif(flagct="011")then
flagct<="100";
end if;
end if;
end process;
process(flagct)
begin
if(flagct="010" or flagct="011")then
sig_frame<='1';
else
sig_frame<='0';
end if;
end process;
sig_field<=sig_frame and vref;
end block；
当pcicon0引脚再现大于等于场周期(20ms)的低电平信号时，可以确保该模块处于触发状态，在下一个奇数场出现时，(rts0=1)，根据saa7111的场参考信号产生具有两场时宽的采集同步信号（sig_frame）。该信号有效时为图像采集阶段，对sram1写入数据；该信号撤消时采集同步模块自动复位，等待下一次采集命令，同时fpga1开始读取sram1中数据进行处理。采集同步信号有效的同时输出采集同步场参考信号，用于采集图像数据。
(2)delay.vhd延时模块
包括行延时和像素延时。当采集信号有效时，在每一场产生行延时，滤掉无效行，每一场采集256行；当采集信号有效且行延时结束时，在每一行产生像素延时，去掉不需要的像素，只采其中的512个像素。
(3)wr.vhd写数据模块
在图像采集阶段，收到行延时结束信号和像素延时结束信号时，按照saa7111的参考信号的输出时序，产生相应的写地址，并根据sram的写时序产生写信号，此时与sram接口的fpga的i/o口为输出状态。在图像处理阶段向sram写数据时，写地址的产生不考虑行延时和像素延时。
(4)rd.vhd读数据模块
在读sram时，依据sram的读时序，产生读地址和读信号。此时与sram接口的fpga的i/o口为输入状态。
(5)bus_assign.vhd总线管理模块
总线管理模块主要负责fpga与sram的地址总线切换、数据总线切换，以及在系统中不同芯片之间建立数据通路等。fpga中包括写数据地址模块和读数据地址模块，与sram地址总线接口时必须进行总线切换：写数据时，写地址线接通sram的地址线；读数据时，读地址线接通sram的地址线。fpga与sram数据线的接口为双向口，在写数据时是输出口，读数据时是输入口，需要设置三态控制。在系统中其它芯片之间也有这种情况。
进行vhdl设计时，最好各模块单独进行并及时仿真验证，以便尽早发现问题。系统中其它模块在此不再叙述。
3 结论
高速图像采集系统的硬件实现是用vhdl设计的。通过建立vhdl行为模型和进行vhdl行为仿真，可以及早发现设计中潜在的问题，缩短了设计周期，提高了设计的可靠性和效率。实践表明：vhdl在硬件设计上是非常有效的，它是当代电子设计工程师进行硬件设计时必须掌握的工具。